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74LS112 TTL Dual J-K Flip-Flop With Preset & Clear

74LS112 TTL Dual J-K Flip-Flop With Preset & Clear

CIT74LS112

$ 14.00 MXN Precio incluye IVA

Descripción

Circuito Integrado TTL 74LS112  Flip-flop J-K negativo biestable T con funciones clear y preset Cuando las funciones de preset y clear están inactivos (alto), los datos a las entradas J y K que satisfacen los requisitos de tiempo de configuración se transfieren a las salidas en el borde con pendiente negativa del pulso de reloj. Reloj de activación se produce a un nivel de tensión y no está directamente relacionada con el tiempo de subida del pulso de reloj. Tras el intervalo de tiempo de espera, los datos a las entradas J y K pueden ser cambiados sin afectar los niveles en las salidas. Este versátil flip-flop puede funcionar como conmutador biestable atando J y K alta. El 74S112 se caracteriza para el funcionamiento de 0 a 70 ° C.

 

  • Totalmente amortiguado para ofrecer el máximo aislamiento de perturbaciones externas
  • Calidad y fiabilidad
  • Búffer completo para ofrecer el máximo aislamiento de las perturbaciones externas
  • Aplicaciones: Comunicación y red   

Especificaciones

  • Familia: LS
  • Tipo Flip-flop: JK
  • Tipo de disparo: Edge Negativo
  • Tipo de salida: Differential / Complementaria
  • Tensión de alimentación mínima: 4.75 V
  • Tensión de alimentación máxima: 5.25 V
  • Retardo de propagación: 15 ns
  • Frecuencia: 30 MHz
  • Corriente de salida: 8 mA
  • Temperatura de operación mínima: 0°C
  • Temperatura de operación máxima: 70°C
  • Encapsulado:  DIP
  • 16 pines
  • Modelo: JJ2 +

Sustituto

NTE74LS112A  NTE74S112

Documentación

Uso

  1. Conectar la fuente de alimentación: Conecte la fuente de alimentación de 5 voltios al circuito.
  2. Conectar las entradas J, K y CLK: Conecte las entradas J, K y CLK a las señales de control que desee utilizar. Las señales de entrada J y K controlan la salida del flip flop, mientras que la señal de entrada CLK indica cuándo se deben actualizar las salidas.
  3. Conectar la entrada de reinicio asíncrona (CLR): Si desea reiniciar el flip flop a cero, conecte la entrada de reinicio asíncrona CLR a una señal de reinicio.
  4. Conectar la entrada de establecimiento asíncrono (PRE): Si desea establecer el flip flop en 1, conecte la entrada de establecimiento asíncrono PRE a una señal de establecimiento.
  5. Conectar las salidas Q y Q’: Conecte las salidas Q y Q’ del flip flop a los circuitos que desee controlar.

Es importante tener en cuenta que el 74LS112 Flip Flop JK es un dispositivo sensible al ruido y las fluctuaciones de voltaje, por lo que se debe tomar medidas para proteger el circuito y minimizar el ruido en el sistema. Por ejemplo, se pueden utilizar resistencias de pull-up o pull-down en las entradas para evitar que las señales floten cuando no están en uso. También se pueden utilizar filtros de ruido y decoupling capacitors para reducir el ruido en la fuente de alimentación.


Nota: El flip flop JK dual 74LS112 tiene dos entradas de reloj (CLK), dos entradas J y dos entradas K. Las entradas J y K son entradas de control que permiten establecer el estado de salida del flip flop. Los estados de salida serán:

  • Si ambas entradas J y K están en nivel alto, la salida permanecerá en el estado anterior.
  • Si la entrada J está en nivel alto y la entrada K en nivel bajo, la salida se establecerá en 1.
  • Si la entrada K está en nivel alto y la entrada J en nivel bajo, la salida se establecerá en 0.
  • Si ambas entradas J y K están en nivel bajo, la salida se invertirá.

El flip flop JK dual 74LS112 también tiene una entrada de reloj asíncrona (CLR) que puede reiniciar el estado del flip flop a cero si se activa. También tiene una entrada de reloj asíncrona (PRE) que puede establecer el estado del flip flop en 1 si se activa.

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