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74LS113 TTL Dual JK Negative Adge-Triggered Flip-flop

74LS113 TTL Dual JK Negative Adge-Triggered Flip-flop

CIT74LS113

$ 19.00 MXN

Precio Regular: $ 25.00
Precio incluye IVA

Descripción

Circuito Integrado TTL 74LS113, Flip Flop JK negativo que ofrece entradas individuales J, K, con función de reset y clear.  Este flip-flops doble está diseñados de modo que cuando el reloj pasa a ALTO,  las entradas están habilitados y se aceptarán datos. El nivel lógico de la J y K entradas pueden ser autorizados a cambiar cuando el pulso de reloj es alta y la biestable llevará a cabo de acuerdo con la tabla de verdad, siempre y cuando la configuración mínima se observan veces. Los datos de entrada se transfiere a las salidas de la negativa continua borde del pulso de reloj.
  • Totalmente amortiguado para ofrecer el máximo aislamiento de perturbaciones externas

Especificaciones

  • Familia: LS
  • Tipo de lógica: JK
  • Tensión de alimentación mínima: 4.5 V
  • Tensión de alimentación máxima: 5.5 V
  • Corriente de suministro de energía: 6 mA
  • Temperatura de funcionamiento mínima: -55°C
  • Temperatura de funcionamiento máxima: 125°C
  • Encapsulado: DIP
  • 14 pines

Sustituto

NTE74113

Documentación

Datasheet

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